Стажировка по разработке FPGA (м/ж/д)

• Будучи студентом, вы работаете с коллегами на уровне глаз и создаете идеальные условия для дальнейшей карьеры. В открытой и современной среде с многочисленными возможностями развития и дальнейшего обучения сотрудники ZEISS работают в культуре, характеризующейся экспертными знаниями и командным духом. Все это поддерживается особой структурой собственности и долгосрочной целью
• Фонда
• Карла-Зейсса: продвигать науку и общество вместе. Сегодня смело. Вдохновляй завтра. Разнообразие является частью
• Зейсса. Мы с нетерпением ждем вашего заявления независимо от пола, национальности, этнического и социального происхождения, религии, мировоззрения, инвалидности, возраста, сексуальной ориентации и идентичности. Применять менее чем за 10 минут.

С нами у вас есть возможность оптимально связать свои исследования и практику и активно сотрудничать в интересных проектах. Таким образом, вы получаете ценный опыт, создаете свою сеть и развиваетесь как профессионально, так и лично. Разработка и внедрение генераторов кода для автоматической генерации модулей VHDL в Python

• Интеграция сгенерированных модулей в существующий дизайн VHDL

• Тест на эквивалентность с использованием среды моделирования QuestaSim

• Проверка с использованием среды моделирования QuestaSim

• Синтез кода VHDL для представительной платформы FPGA

• Документация результатов работы

• Исследования в области инженерии, в идеале информатики или сопоставимой дисциплины

• Навыки программирования на Python, VHDL

• Методологические и структурированные методы работы и аналитическое мышление

• Хорошие организационные и коммуникативные навыки

• Хорошее знание немецкого и английского